화웨이 타오(τ) 법칙이 '삼전닉스'에 던진 도전장

▲기린 2026은 화웨이가 '타오 법칙(τ-Scaling)'을 세계 최초로 상용화한 모바일 AP로 Huawei Mate 90시리즈에 탑재되어 2026년 가을 출시 예정이다.화웨이

반도체 경쟁의 축이 60년 동안 유효했던 '공간'에서 이제 '시간'으로 이동할 수 있을까요. 도전장을 내민 주인공은 미국도, 한국도 대만도 아닌 중국의 화웨이(Huawei)입니다. 2026년 7월 3일, 화웨이 반도체 사업부 총재 허팅보(何庭波)는 중국과학원 논문 사전 공개 플랫폼 차이나시브(ChinaXiv)에 《다층 전자 시스템의 시간 축소 이론(A Time Scaling Theory for Multi-Layer Electronic Systems)》 V2 버전을 발표했습니다.

불과 39일 전인 5월 25일, 상하이에서 열린 국제회로시스템연구회(ISCAS 2026)에서 동일한 제목의 V1 논문이 처음 발표된 이후, 화웨이는 반도체 업계의 근간을 흔들 이론을 단 39일 만에 엔지니어링 수준으로 구체화하는 데 성공한 것입니다.

이 논문이 던지는 질문은 단순하면서도 근본적입니다. "트랜지스터가 더 이상 예전처럼 쉽게 작아질 수 없다면, 계산은 어떻게 계속 빨라질 수 있는가." 60년간 반도체 산업은 하나의 암묵적 약속에 따라 움직여왔습니다. 매 18개월마다 트랜지스터가 작아지고, 주파수가 올라가고, 논리 게이트당 비용이 내려간다는 약속입니다. 그러나 이 논리는 더 이상 유효하지 않습니다. 7nm 노드 이후 기하학적 축소(geometric scaling)는 더 이상 역사적인 수익을 내지 못하고 있기 때문입니다.

극자외선(EUV) 리소그래피는 패터닝의 물리적 한계에 다가가고 있고, 첨단 노드의 칩 설계 예산은 개당 10억 달러를 넘어섰으며, 최첨단 공정에서 트랜지스터당 가격은 더 이상 내려가지 않습니다. 오히려 역전되는 경우도 생겼습니다. 이 시점에서 화웨이의 제안은 패러다임 전환입니다. 더 이상 '얼마나 작게'가 아니라 '얼마나 빠르게'라는 더욱 근본적인 접근법 말이죠.

τ스케일링, 시간이라는 새로운 척도

타오(τ) 법칙의 핵심은 단 하나의 물리량, 시간 상수 τ입니다. 논문은 τ를 트랜지스터층, 회로층, 칩층, 시스템층 네 부분이 중첩된 것으로 정의하며, 그 스케일은 피코초(10⁻¹²초)에서 초(1초)까지 약 12자릿수에 걸쳐 있습니다. 전통적인 무어의 법칙이 "트랜지스터가 2년마다 두 배로 밀집된다"는 공간적 약속이라면, 타오 법칙은 "시스템 전체의 응답 시간 τ를 지속적으로 단축한다"는 시간적 약속입니다.

트랜지스터 스위칭이 빨라지는 것도, 회로 내 신호가 덜 우회하는 것도, 칩이 요청에 더 빠르게 응답하는 것도 모두 τ를 단축하는 다양한 경로일 뿐입니다. τ 스케일링이 주목받는 이유는 공정 미세화 없이도 성능을 끌어올릴 수 있는 통합 프레임워크를 제공하기 때문입니다. 논문은 이를 "Dennard 스케일링 이후 처음으로 전체 컴퓨팅 스택에 공유 최적화 목표를 설정한 스케일링 원칙"이라고 규정합니다.

V1이 뼈대였다면, V2는 살을 붙이다

V1 논문이 이론적 골격을 제시했다면, V2는 뼈에 살을 붙인 버전입니다.

첫째, 데이터의 정밀화입니다. V1의 모호했던 "성능 41% 향상"은 V2에서 "동등 성능 대비 전력 41% 감소"로 정정되었고, "주파수 13% 향상"에는 "상온, 1.1V 공급 전압"이라는 구체적인 측정 조건이 추가되었습니다. V2는 또한 새로운 표를 추가하여 전압, 주파수, 전력, 면적을 한눈에 비교할 수 있게 했습니다.

둘째, 기술 선택의 이유가 공개되었습니다. V1이 "LogicFolding을 적용했다"고만 언급했다면, V2는 왜 이 기술을 선택했는지를 상세히 설명합니다. 예를 들어 3D 적층에는 순차적(sequential) 3D 적층과 웨이퍼-투-웨이퍼(W2W) 혼성 본딩이라는 두 가지 접근법이 있는데, 화웨이는 후자를 선택했습니다.

순차적 3D는 이론상 정밀도가 가장 높지만, 층이 쌓일 때마다 하층이 반복적인 고온 공정을 겪어 트랜지스터 특성이 열화되고 수율이 급감합니다. 반면 W2W 혼성 본딩은 각 웨이퍼를 독립적으로 최적 공정으로 제조한 후 접합하므로 수율을 확보할 수 있습니다.

셋째, 공학적 난제가 처음으로 공개되었습니다. 방열 문제가 대표적입니다. 회로를 수직으로 적층하면 배선은 짧아지지만 열도 함께 쌓입니다. V2는 이 문제를 '열 인식 파티셔닝 및 배치(Thermal-aware partitioning and placement)'로 완화한다고 밝히며, 고전력 모듈을 수직으로 겹치지 않게 배치하는 전략을 제시했습니다.

다만 논문은 이 접근법이 '완화(mitigation)'일 뿐 '근본적 해결(solution)'은 아니라고 솔직히 인정합니다. V2는 또한 CVD 다이아몬드 열확산층과 미세유체 액체 냉각 채널을 제안하며, 약 300W/cm²의 방열 능력을 목표로 합니다.

LogicFolding, 회로가 평면을 버리고 수직으로 접히기 시작하다

타오 법칙은 세 가지 핵심 기술 축으로 구성됩니다. LogicFolding(칩 수준), Unified Bus + Hi-ONE(상호 연결 수준), 3D Folding(시스템 수준)입니다.

1) LogicFolding

디지털, 아날로그, 메모리 회로를 수직으로 적층된 활성층에 분할하고, 초미세 피치의 혼성 본딩으로 연결하는 방법론입니다.

V2가 처음으로 공개한 가장 중요한 공학적 개념은 기어비(Gear Ratio)입니다. 기어비는 혼성 본딩 연결 간격(본딩층 간격)과 칩 최상층 금속 배선 간격의 비율로 정의됩니다. 기어비가 높으면, 즉 본딩 간격이 금속 배선보다 훨씬 넓으면 설계자는 "이 모듈은 위층, 저 모듈은 아래층" 식의 거친(discrete) 최적화만 할 수 있습니다.

그러나 기어비가 3 미만으로 내려가면 "이 논리 게이트는 위층, 저 게이트는 아래층" 식의 세밀한(continuous) 최적화가 가능해집니다. 기어비가 1에 근접하면, 두 개의 적층된 웨이퍼는 사실상 동일한 다이 위의 두 개의 금속층처럼 동작합니다. 현재 Kirin 2026은 1.5μm 혼성 본딩 피치를 사용하며, 목표는 1μm 미만 피치와 0.5μm 이내의 정렬 정밀도입니다.

실증 결과는 숫자로 확인됩니다. 2025년 Kirin 9030 Pro 대비 Kirin 2026은 트랜지스터 밀도가 155에서 238 MTr/mm²로 53.5% 증가했고, 동일 성능 대비 전력 소모는 41% 감소했으며(전압 1.1V → 0.9V), 다이 면적은 37.5% 줄었고, CPU 클록은 2.75GHz에서 3.1GHz로 12% 향상되었습니다. 이러한 밀도 향상은 동일 공정 노드에서 달성되었습니다. 과거에는 이러한 도약에 약 3년의 공정 세대 발전이 필요했습니다.

향후 로드맵도 구체적입니다. 2029년에는 리소그래피 발전 없이 아키텍처 혁신만으로 4GHz를 돌파하고, 2030년에는 4.3GHz와 292 MTr/mm², 2031년에는 5GHz와 400 MTr/mm² 초과를 목표로 합니다. 이는 1.4nm 공정 수준에 해당하는 밀도입니다.

2) Unified Bus와 Hi-ONE

병목은 연산이 아니라 이동에 있었습니다. AI 시스템에서 문제는 단일 칩의 연산력이 아니라 칩 간, 랙 간 데이터 이동 시간입니다. 논문은 대규모 AI 클러스터에서 에너지의 80% 이상이 데이터 이동에 소비되고, 비용의 70% 이상이 데이터 저장에 사용된다고 분석합니다. Unified Bus는 PCIe, NVLink, 이더넷 등 여러 통신 프로토콜을 단일 프로토콜로 대체합니다. 노드 간 접근 지연을 수십 μs에서 약 100ns로 단축했습니다.

Hi-ONE(High-density Optical Interconnect Node Engine)은 구리 배선을 광신호로 대체합니다. 구리 배선이 Tb/s급 대역폭에서 전송 거리가 급감하고 케이블이 비대해지는 반면, Hi-ONE은 모듈당 8Tb/s 대역폭을 제공하며 연결 거리를 1m 미만에서 100m로 확장합니다.

설계 철학도 흥미롭습니다. 화웨이는 고정밀하지만 전력 소모가 큰 DSP 방식을 포기하고, 아날로그 등화 드라이버와 트랜스임피던스 증폭기라는 더 가벼운 방식을 선택했습니다. 더 높은 오류율을 감수하되, 절감되는 전력과 비용이 오류율 손실보다 훨씬 크다는 판단입니다.

3) 3D Folding, N²와 N의 딜레마를 표면으로 풀다

칩의 변의 길이를 N이라 할 때, 연산력은 면적(N²)에 비례하여 증가하지만, 메모리 대역폭, 전원 공급, I/O는 가장자리 둘레(N)에 비례합니다. 칩이 커질수록 이 격차는 벌어집니다. 3D Folding의 해결책은 단순합니다. 가장자리에만 집중되던 자원을 칩 표면으로 이동시키는 것입니다. 메모리, 전원 모듈, 광 모듈을 칩 위에 배치함으로써 가장자리 대역폭의 물리적 한계를 우회합니다.

이 세 가지 기술을 결합하면, 화웨이는 2035년까지 하드웨어 집적도가 100배 이상 향상될 것으로 전망합니다.

삼성전자, '더 작게'가 유일한 승리 공식이 아닐 수 있다.

삼성전자(Samsung Electronics)가 가장 면밀히 분석해야 할 부분은 LogicFolding입니다. 삼성은 파운드리와 시스템LSI 사업에서 공정 미세화를 핵심 경쟁력으로 삼아왔습니다. 그러나 화웨이는 동일 공정 노드에서 53.5%의 트랜지스터 밀도 향상을 달성했다고 주장합니다. 이는 삼성의 '더 작은 공정' 전략이 더 이상 유일한 승리 공식이 아님을 시사합니다.

특히 주목할 점은 기어비 개념입니다. 삼성의 3D IC 기술(예: 3D Cube-T)이 주로 메모리 적층에 집중되어 있다면, 화웨이는 논리 회로 자체를 셀 단위로 수직 분할하는 접근법을 제시했습니다. 삼성은 자신들의 혼성 본딩 공정 로드맵이 이른바 '셀 단위 연속 최적화'를 지원할 수 있는지, 그리고 이 격차를 어떻게 메울지 전략적 판단을 내려야 합니다.

또한 V2 논문이 공개한 방열 문제에 주목해야 합니다. 3D 적층의 최대 난제는 열 관리이며, 화웨이는 CVD 다이아몬드와 미세유체 냉각을 제안했지만 아직 근본적 해결에는 이르지 못했습니다. 삼성은 자체 첨단 패키징 기술(Samsung Advanced Packaging)에서 이 문제를 어떻게 해결할지, 화웨이보다 앞서갈 수 있는지 검토해야 합니다.

SK하이닉스, HBM의 자리 자체가 다시 정의될 수 있다

SK하이닉스(SK Hynix)는 3D Folding과 Hi-ONE에 주목해야 합니다. HBM(고대역폭 메모리)은 현재 GPU 옆에 적층되는 구조입니다. 그러나 화웨이는 메모리, 전원, 광 I/O를 칩 표면으로 직접 이동시키는 3D Folding을 제안했습니다. 이는 HBM의 물리적 배치와 이종 집적(heterogeneous integration) 전략에 대한 근본적 재검토를 요구합니다.

또한 화웨이의 '데이터 이동이 병목'이라는 진단은, SK하이닉스가 단순히 '더 빠른 메모리'를 만드는 것을 넘어 '메모리와 연산의 물리적 거리를 어떻게 줄일 것인가'라는 질문을 던져야 함을 의미합니다. CXL, PIM(Processing-In-Memory) 등 SK하이닉스가 추진 중인 기술들과 화웨이의 접근법을 비교 분석할 필요가 있습니다.

한국 팹리스, 상호 연결의 문법이 바뀌다

리벨리온(Rebellions), 사피온(SAPEON) 등 AI 반도체 설계 기업들은 Unified Bus 개념에 주목해야 합니다. 수백, 수천 개의 칩이 협력하는 AI 시스템에서 노드 간 통신 지연을 100ns 수준으로 단축한다는 목표는 칩-시스템 코디자인(co-design)의 패러다임 자체를 바꿉니다. 기존의 PCIe/CXL 기반 상호 연결 아키텍처를 재고해야 할 시점입니다.

데이터센터의 경제학도 다시 쓴다

AI 데이터센터의 가장 큰 비용은 전력과 냉각입니다. 화웨이의 주장대로 대규모 AI 클러스터에서 에너지의 80% 이상이 데이터 이동에 소비된다면, Unified Bus와 Hi-ONE이 데이터 이동 효율을 극적으로 개선함으로써 데이터센터의 PUE(전력 사용 효율성)를 획기적으로 낮출 수 있습니다.

특히 Hi-ONE이 구리 배선 대비 연결 거리를 1m 미만에서 100m로 확장하면서도, 랙 내부의 실제 배선 길이는 100cm에서 5cm로 단축한다는 점은 랙 내부 배선의 혁명을 예고합니다. Tb/s급 대역폭에서 구리 배선이 직면하는 케이블 두께, 발열, 신호 감쇠 문제를 광으로 해결함으로써 데이터센터의 공간 효율성과 냉각 효율성이 동시에 개선됩니다.

AI 클러스터 확장성의 한계도 달라집니다. 현재 AI 클러스터의 확장은 통신 병목에 의해 제약받습니다. 수천 개의 GPU를 연결할 때 노드 간 통신 지연이 수십 μs 수준이라면 동기화(synchronization) 오버헤드가 기하급수적으로 증가합니다.

화웨이가 Unified Bus로 100ns 수준의 지연을 목표로 한 것은, 대규모 분산 AI 훈련에서 통신 병목을 사실상 제거하겠다는 의미입니다. 이는 모델 병렬화(model parallelism)와 데이터 병렬화(data parallelism)의 효율을 동시에 끌어올려, 동일한 하드웨어 자원으로 더 큰 모델을 더 빠르게 훈련할 수 있는 길을 엽니다.

리소그래피의 장벽이 절대적이지 않다는 선언

화웨이는 이 논문에서 "첨단 리소그래피에 접근하기 어려운 기관들에게 이 제약은 더 일찍, 더 심각하게 다가온다"고 명시했습니다. 미국의 수출 통제를 정면으로 의식한 발언입니다. 타오 법칙이 주장하는 바는 명확합니다. EUV 없이도, 더 작은 공정 없이도, 아키텍처와 패키징 혁신으로 성능을 계속 끌어올릴 수 있다는 것입니다.

화웨이가 2031년까지 1.4nm 공정 수준의 트랜지스터 밀도를 달성하겠다는 목표는 TSMC의 1.4nm 상용화 시점(2028년)보다 3년 늦지만, 수출 통제라는 극한의 제약 속에서도 추격을 멈추지 않겠다는 의지로 읽힙니다. 더욱 주목할 점은 화웨이가 2020년부터 2026년까지 381종의 칩을 설계·양산하며 타오 법칙을 실증했다는 사실입니다. 이는 단순한 이론이 아니라 이미 검증된 대규모 실험임을 의미합니다.

다음 10년의 좌표계는 시간이다

화웨이의 타오 법칙은 반도체 산업에 세 가지 근본적 질문을 던집니다.

'더 작게'가 아니라 '더 빠르게'입니다. 경쟁의 축이 공정 미세화에서 시스템 시간 최적화로 이동하고 있습니다. '단일 칩'이 아니라 '전체 시스템'입니다. 트랜지스터에서 데이터센터까지 12자릿수에 걸친 통합 최적화가 새로운 경쟁 영역입니다. 'EUV 보유국'이 아니라 '아키텍처 혁신자'입니다. 리소그래피 접근성의 차이는 더 이상 절대적 장벽이 아닙니다.

한국 반도체 기업들이 이 논문을 단순한 기술 보고서가 아닌 도전장으로 읽어야 하는 이유입니다. 삼성전자는 LogicFolding의 '셀 단위 연속 최적화'가 자신들의 3D IC 로드맵과 어떻게 경합하는지, SK하이닉스는 3D Folding이 HBM의 미래를 어떻게 재정의하는지, 한국의 AI 반도체 스타트업들은 Unified Bus가 자신들의 칩 아키텍처에 어떤 변화를 요구하는지 답해야 할 시간이 왔습니다.

생물은 성장의 한계에 부딪히면 몸집을 키우는 대신 신경의 전달 속도를 높이는 방향으로 진화합니다. 세포를 더 작게 쪼개는 대신, 세포 사이의 연결을 재배선하는 것입니다. 지금 중국 반도체가 걷는 길이 정확히 그 경로입니다. 무어의 법칙이 60년간 반도체의 몸집을 키워왔다면, 타오 법칙은 다음 10년, 반도체의 신경계를 다시 구성할 것입니다. 그것이 화웨이의 승리로 끝날지 한국 기업들의 반격을 알리는 신호탄이 될지는 지금부터의 대응에 달려 있습니다.

○ 논문 원문｜https://chinaxiv.org/abs/202605.00224

덧붙이는 글 임선영 씨는 중국 칭화대 전산언어학 석사를 마친 중국경제전문가이며 <중국경제 미래지도>, <중국AI 미래지도>의 저자입니다. 이 글은 본인의 페북에도 올렸습니다.

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